帝国基石 Oracle SPARC T5架构解析
如果说去年年末发布的IBM Power 7+处理器只是给沉寂已久的小型机市场带来一丝涟漪的话，那么今年五月即将在国内发布的甲骨文SPARC T5处理器则可以说是小型机市场的一大盛事。作为小型机阵营中的一员老将，SPARC系列处理器的发展一直是业内津津乐道的话题。但随着行业的发展，小型机市场也面临着来自x86服务器的巨大压力。由于小型机产品更新周期相对较慢，因此，在过去的几年中，众小型机厂商都不约而同的采取了守势。
作为甲骨文硬件系统的最核心价值，SPARC T5处理器在架构上做出的调整和进化可以说是对未来甲骨文软硬件战略在晶体管层面的另类诠释，读懂SPARC T5处理器的架构我们便可对甲骨文未来的发展思路和策略有三分了解。
虽然经历了数十年的发展，但最终能够决定处理器性能的因素无外乎只有三点，那便是频率、核心数量以及核心架构。那么下面我们就将从这三方面来全面认识全新的SPARC T5.
更高频率
虽说半导体技术早已经度过了唯频率论的年代，但我们始终都无法否认频率是提升性能的最有效手段之一。
相对早期的SPARC T3，SPARC T4的最主要提升就体现在频率上。而到了T4的继任者T5，频率显然也是提升的重点项目。目前，SPARC T5的频率锁定在了3.6GHz，相对于上一代产品最到的3.0GHz，提升幅度达到20%。而为了达到更高的频率，SPARC T5沿用了在T4上已经被证明可行的16级深度管线。
更多核心
在之前的SPARC T4中，由于半导制造整体工艺的限制，虽然Oracle以增加管线深度和优化架构的方法将T4的频率提升至最高3GHz，但
页:
[1]